IMEC ha actualizado su itinerario de semiconductores, estableciendo 2038 como el año en el que la industria comenzará la producción de circuitos integrados de 0,3 nanómetros (3 ángstroms). Esta previsión se ha retrasado tres años respecto a una estimación anterior que situaba este avance en 2035, pero proporciona información sobre cómo alcanzar este objetivo.
Para lograr la fabricación de chips de 0,3 nm, IMEC indica que no será suficiente con mejorar la fotolitografía. El centro de investigación belga señala que el contact poly pitch, la distancia mínima entre transistores, dejará de reducirse significativamente a partir de la generación A10, prevista para 2030 o 2031. A partir de ese momento, para aumentar la densidad de los transistores, será necesario apilarlos, lo que implica un cambio hacia los transistores CFET (Complementary FET).
Los transistores Gate-All-Around (GAA), adoptados masivamente en la generación de 2 nm, seguirán siendo viables hasta la generación A10, lo que les otorga una vida útil de aproximadamente siete años. Sin embargo, IMEC advierte que esta arquitectura tiene un límite físico debido a la disposición de los materiales tipo n y p en el plano horizontal, lo que afectará el rendimiento eléctrico del chip.
La tecnología CFET aborda este problema al apilar el material tipo n sobre el tipo p, en una disposición vertical. IMEC anticipa que esta tecnología estará lista para la producción de chips en la generación A7, programada para 2033. Además, se prevé una evolución en dos fases: primero la tecnología CFET secuencial y luego las estructuras CFET unidas, que llegarán en la generación A3 de 2038.
Este enfoque también implica un cambio en la interpretación de la Ley de Moore, ya que las ganancias de densidad ya no se medirán solo en nanómetros de transistores individuales, sino en la altura de las celdas y en cuántas capas se pueden apilar verticalmente.
