El laboratorio belga IMEC ha actualizado su itinerario de semiconductores, estableciendo 2038 como el año en que la industria comenzará la producción de circuitos integrados de 0,3 nanómetros (3 ángstroms). Esta previsión se ha retrasado tres años respecto a estimaciones anteriores, pero proporciona información sobre el proceso para alcanzar este avance tecnológico.
Para lograr la miniaturización a 0,3 nm, IMEC señala que no será suficiente con mejorar la fotolitografía. A partir de la generación A10, prevista para 2030 o 2031, el contact poly pitch, que mide la distancia mínima entre transistores, dejará de reducirse significativamente. En este contexto, será necesario apilar los transistores, lo que se conoce como transistores CFET (Complementary FET).
Los transistores Gate-All-Around (GAA), adoptados en la generación de 2 nm, seguirán siendo utilizados hasta la generación A10, según IMEC. Sin embargo, esta arquitectura tiene un límite físico en la reducción de la distancia entre los materiales de tipo n y p, lo que afectará el rendimiento eléctrico del chip.
La tecnología CFET aborda este problema al apilar el material de tipo n sobre el tipo p, en lugar de disponerlos horizontalmente. IMEC anticipa que los transistores CFET comenzarán a ser utilizados en la generación A7, prevista para 2033, y se desarrollarán en dos fases: primero la tecnología CFET secuencial y luego las estructuras CFET unidas, que llegarán en la generación A3 de 2038.
Este enfoque implica un cambio en la interpretación de la Ley de Moore, ya que las mejoras en la densidad de transistores dependerán de la altura de las celdas y de cuántas capas se puedan apilar verticalmente, en lugar de la reducción horizontal de los transistores.
